Signal TAP使用案例

使用signal tap需要先建立一个 signaltap II logic analyzer file .将这个文件添加到qeartus project当中。

在此之前要先编译好之前的project，添加好signaltap文件并设置好之后，重新编译，然后下载到FPGA中运行，此时，在signaltap的操作界面点击运行，就可以看到相关的采样数据。

理解：signal文件是添加到project并编译的，所以一样是下载到了FPGA里面，是实际的电路。在最后调试完之后，把这部分文件删除再重新编译，不然很浪费FPGa空间。

设置界面是这样的：

segmented 用来设置分段存储模式！ 不选的话 是设置成连续模式。这点与下面将要转载的文章不一致，其他都是参考这篇文章来的。

下面将这篇文章插入进来，仔细研读这篇文章就好了！

SignalTap II将逻辑分析模块嵌入到FPGA中，如图1所示。逻辑分析模块对待测节点的数据进行捕获，数据通过JTAG接口从FPGA传送到Quartus II软件中显示。使用SignalTap II无需额外的逻辑分析设备，只需将一根JTAG接口的下载电缆连接到要调试的FPGA器件。SignalTap II对FPGA的引脚和内部的连线信号进行捕获后，将数据存储在一定的RAM块中。因此，需要用于捕获的采样时钟信号和保存被测信号的一定点数的RAM

块。

使用SignalTap II的一般流程是：设计人员在完成设计并编译工程后，建立SignalTap II (.stp)文件并加入工程、配置STP文件、编译并下载设计到FPGA、在Quartus II软件中显示被测信号的波形、在测试完毕后将该逻辑分析仪从项目中删除。以下描述设置 SignalTap II 文件的基本流程：

1．设置采样时钟。采样时钟决定了显示信号波形的分辨率，它的频率要大于被测信号的最高频率，否则无法正确反映被测信号波形的变化。SignalTap II在时钟上升沿将被测信号存储到缓存。

2．设置被测信号。可以使用Node Finder 中的 SignalTap II 滤波器查找所有预综合和布局布线后的SignalTap II 节点，添加要观察的信号。逻辑分析器不可测试的信号包括：逻辑单元的进位信号、PLL的时钟输出、JTAG引脚信号、LVDS（低压差分）信号。

3．配置采样深度、确定RAM的大小。SignalTap II所能显示的被测信号波形的时间长度为Tx，计算公式如下： Tx=N×Ts

N为缓存中存储的采样点数，Ts为采样时钟的周期。

4．设置buffer acquisition mode。buffer acquisition mode包括循环采样存储、连续存储两种模式。循环采样存储也就是分段存储，将整个缓存分成多个片段(segment)，每当触发条件满足时就捕获一段数据。该功能可以去掉无关的数据，使采样缓存的使用更加灵活。

5．触发级别。SignalTap II支持多触发级的触发方式，最多可支持10级触发。

6．触发条件。可以设定复杂的触发条件用来捕获相应的数据，以协助调试设计。当触发条件满足时，在signalTap时钟的上升沿采样被测信号。

完成STP设置后，将STP文件同原有的设计下载到FPGA中，在Quartus II中SignalTap II窗口下查看逻辑分析仪捕获结果。SignalTap II可将数据通过多余的I/O引脚输出，以供外设的逻辑分析器使用；或输出为csv、tbl、vcd、vwf文件格式以供第三方仿真工具使用。

本文以一个ADC0809器件的采样控制器作为实例，具体说明如何用SignalTap II 来进行FPGA设计的验证。使用Altera公司的器件Cyclone系列FPGA- EP1C12Q240C8，该器件支持SignalTap II 嵌入式逻辑分析仪的使用。

FPGA的设计结构如图所示。数字倍频器的倍频输出提供ADC控制器的采样触发脉冲。A/D转换器ADC0809的操作时序见数据手册，根据其操作时 序，ADC控制器来实现ADC0809的数据采集操作，采样的时机由倍频器来控制。控制器每控制完成一次采样操作，则停止等待下一个触发脉冲的到来。倍频 器每输出一个低电平脉冲，ADC采样控制器的状态机进行一次采样操作。在倍频器的触发控制下，完成被测信号一个基波周期N个点的等间隔采样，同时数字倍频 器跟踪输入信号的频率的变化，尽可能地保持N个点的采样宽度正好为被测信号一个周波的宽度。

测试项目是基于FPGA的AD采样控制器，它是用状态机控制的周期性的重复事件，一次采样操作完成后等待采样脉冲、开始下一次的采样。针对待测项目的周期性，在STP文件中将buffer acquisition mode分别设为连续存储和循环采样存储两种模式进行验证。连续存储方式记录采样操作的连续过程，而在循环采样存储方式下SignalTap II记录多次采样时刻数据。

按照上述SignalTap II的使用步骤，在编译后的工程中添加STP文件，并对文件进行设置，如图2所示。如1处设置采样时钟ct[3]，系统时钟的16分频。2处添加测试信 号，包括待测模块输出的AD采样控制信号和状态机的状态等。3处是采样深度的设置，设为512。在4处的设置确定了在clko时钟的上升沿触发逻辑分析 仪。在连续存储模式下设置buffer acquisition mode为Circular前触发位置。在分段存储模式下设置为Sigmented 512 1 bit segments，表示将存储区划分成512个段，每段1个位的存储深度。存储模式的设置如图中6所示。另外，使用Mnemonic Table将状态机的7个状态标示为直观名称。

首先将STP文件设置成连续存储模式，并将该文件连同工程一起下载到FPGA中。在连续存储模式下，SignalTap II在clko时钟的上升沿连续采样直到采样点数达到512个。这样，SignalTap II记录了一次采样过程的所有数据，捕获结果如图3所示，从中可以看到FPGA控制ADC0809转换的时序波形。

将图3所示步骤6中的Buffer acquisition node改为Segmented方式，设其值为256 1 bit segments，并将修改后的STP文件连同工程重新下载到FPGA中。和单次触发相同的是逻辑分析仪在ADC0809采样时钟上升沿时触发逻辑分析 仪，不同的是因为每一段只有1bit的存储深度，因此捕获1位数据后逻辑分析仪停止，等待下一次满足触发信号再次启动，一共启动256次。在波形显示窗 口，设显示格式为Line Chart，这样结果就直观的显示为连续的波形。分片采样，可观察同步采样的结果，图4是连续采样256个点的结果波形。

结论

--- SignalTap II 嵌入式逻辑分析器，提供了芯片测试的一个很好的途径。通过SignalTap II 测试芯片无需外接专用仪器，它在器件内部捕获节点进行分析和判断系统故障。本文通过对Cyclone EP1C12器件的实验证实该测试手段大大提高系统的调试能力，具有很好的效果。